ECTC 2013 (IEEE the 63rd Electronic Components and Technology Conference 2013)

NMEMS活動成果を発表するとともに、実装技術を使ったセンサデバイス製作の為の最新情報を入手を目的として、MEMS・実装デバイス世界最大の国際学会ECTC 2013(米国)に参加した。
　　　　　　　　　　　　　　　　
5/28：
Session 2　3D Materials and Processing

「Development of 3D Through Silicon Stack (TSS) Assembly for Wide IO Memory to Logic Devices Integration」
Dong Wook Kim, Qualcomm Technologies.

・Logicが1番下層で、上にDRAM3層の計4層モデル：JEDEC standard 4 channel。
・直径5um×50um。
・工程：Via middle
・アセンブリコスト比較として：
W2Wはスループット。収率依存大。Dieミスマッチ：許容無し。
D2Wはスループット悪い。収率依存低い。Dieミスマッチ：許容有り。
D2Dはスループットそこそこ。収率依存低い。Dieミスマッチ：許可。
→D2Dを採用。
・信頼性試験：1000回の温度サイクル試験後、バンプ接合部のクラック等のエラー無し。

「Investigation on the Properties and Processability of Polymeric Insulation Layers for Through Silicon Via」
Songfang Zhao, Chinese Academy of Sciences

・熱ストレス課題対策に対して、絶縁膜ライナーにポリマー膜を使う事で対策目的。
・膜評価は：FTIR、熱重量分析、示差走査熱量測定、誘電率、接触角度、光顕、SEM。
・材料は2種。
linear o-crosel phenolic （LOPF）。茂膜方法はスピンコート。コート後、115℃ソフトベーク種。
・高アスペクト比TSV内への絶縁膜均一成膜は難しい。IMECは2010年のIITCでスピンコートのポリマ絶縁の報告をやっている。
・TSV：φ20um×100umのA/R5に成膜。field:8.3umに対して,サイド3.67um。44%。
・比誘電率：3.8、誘電損失0.023＠1MHz。

Session 8

「Reliability Characterization of Chip-on-Wafer-on-Substrate (CoWoS) 3D IC Integration Technology」Larry Lin, Taiwan Semiconductor Manufacturing Company, Ltd.

・CoWoS(Chip on Wafer on Substrate)：TSMC特有の呼び方で2.5Dの事。
・TSV：φ10um×100um。
・電気特性：μBumpと Al pad のコンタクト抵抗を改善することで大幅に改善。

5/30：
Session 13

「Dielectric Stack Engineering for Via-Reveal Passivation」
Kath Crook,SPTS Technologies

・Viaバックサイドのパッシベート用PE-CVD。
・量産向け：3フープ最大6チャンバ。内1チャンバはデガス。
・SiN～SiO2の2層を190℃以下で成膜できると発表。
・Ptatenはair coolingで200℃以下に温調。
・SiNはアンモニアフリーで成膜できる。
・バイアスに13.56MHz。加えて低周波(375-380 kHz)を重畳乃至は独立で印加できるシステム。
・ブレイクダウン電圧：7MV/cm＠10-8A、ストレス-150MPa。成膜温度190℃。
・膜のストレス経時変化について考察。ストレス変化は成膜時の水分が原因と考察。チャンバ内の水分を無くすため、デガスチャンバで基板をソフトベークしてから成膜。経時変化フリーを得た。

「Total Cost Effective Scallop Free Si Etching for 2.5D & 3D TSV Fabrication Technologies in 300mm Wafer」
NMEMS/ ULVAC森川発表

・NMEMS成果のノンボッシュエッチングに加えて、アルバック蒸着重合Polymer成膜も紹介。ノンボッシュ平滑エッチングで表皮効果によるロス低減を提案。その結果、ポリマーで比誘電率の低い膜ができれば次世代GHz向けTSV電極に有用と提案。
質疑応答1：平滑エッチングでコスト削減できるのはスパッタの工程を指すのか？⇒そうです。
質疑応答2：CVDやVDPはどこでコスト削減なのか？⇒平滑側壁とテーパ角のエッチング形状で、成膜コストが削減できる。これはPVDも同じ。VDPは高アスペクト比向け成膜装置で比較すると、材料特性以外にCOOとしてもメリット見込めると考えている。
質疑応答3：ノッチフリーは具体的にどうやっているのか？⇒エッチング後半でステッププロセスを導入し、最適化するとノッチフリーが実現する。ハードウエアとしては、バイアスとRFアンテナが各々独立制御できる事がプロセマージンを広くする。

5/31：最終日
Session 19　Interposer Characterization

「Power Comparison of 2D, 3D and 2.5D Interconnect Solutions and Power Optimization of Interposer Interconnects」
M Ataul Karim1,SEMATECH Inc.

・従来のDDR3(TSV無し):15.6mW/Gbps。DDR3×3層(TSV無し):9.6mW/Gbps。Wide i/o interposer:2.1mW/Gbps、Wide i/o TSV:0.5mW/Gbps。
・2.5Ｄでも十分低消費。積層は1/30と試算された。

Session 20 Challenges in 3D Integration

「Integration Challenges of TSV Backside Via Reveal Process」
Bo Kai Huang, Siliconware Precision Industries Company

・シリコンエッチングバック技術：SF6でエッチバック。中心がレート速い傾向で、±15.8%。
・ストレス制御をきちんとしないと、Cuとシリコンの角部でクラック入る。応力最適化することでクラック改善。ここはTEOS SiO膜のみ。SiN膜は無し。

「Package-on-Package with Very Fine Pitch Interconnects for High Bandwidth」
Ilyas Mohammed, Invensas Corp.

・微細ワイアボンドを使ったTSV生成方法。去年のIMAPSでも発表していた。
・課題はワイヤボンドとはんだとの信頼性。密着性保持の為の表面クリニングにプラズマ処理を採用。

「Design and Fabrication of Ultra Low-loss, High-performance 3D Chip-chip Air-clad Interconnect Pathway」
Erdal Uzunlar, Georgia Institute of Technology

・TSV形成、CMPで面出し後、ウエットでSiO2絶縁膜を除去。Cu電極は下地に密着しているので外れない。
・製作の信頼性に課題あるとしつつ、高周波向けにはこの構造が理想とコメント。

「Development of Ultra-Low Capacitance Through-Silicon-Vias (TSVs) with Air-Gap Liner」
Qianwen Chen,Institute of Microelectronics, Tsinghua University

・ドーナツ状にトレンチエッチング。溝にBCBを埋め込みCMPでフラット面出し。露出したドーナツの中心シリコンをドライで除去しCuメッキ。最後にBCBをエッチングして空洞化する工程。


分散研　森川 泰宏